赛灵思 SDAccel 开发环境允许用户用 OpenCL C、C++ 和 RTL（例如 SystemVerilog、Verilog 或 VHDL）表达内核，以便在赛灵思可编程平台上运行。可编程平台由以下部分组成：(1) SDAccel Xilinx 开放代码编译器 (XOCC)；(2) 描述硬件平台的设备支持档案 (DSA)；(3) 软件平台；(4) 加速器板；5 最后但并非最不重要的是 SDAccel OpenCL 运行时。在本模块中，在介绍 OpenCL 之后，我们将了解该语言是如何应用于 SDAccel 以及该工具链的主要 "组件"。

在本模块中，在进行优化之前，我们将首先从计算的角度了解 FPGA 是如何工作的。虽然传统的 FPGA 设计流程更类似于普通集成电路而非处理器，但与集成电路的开发工作相比，FPGA 具有显著的成本优势，并且在大多数情况下具有相同的性能水平。与集成电路相比，FPGA 的另一个优势在于其动态重新配置的能力。这一过程与在处理器中加载程序相同，可影响 FPGA 结构中的部分或全部可用资源。与处理器架构相比，组成 FPGA 结构的结构可实现应用执行的高度并行性。SDAccel 为 OpenCL 内核生成的定制处理架构提供了不同的执行模式。在决定将应用程序从处理器移植到 FPGA 时，必须考虑到这一点。为了更好地理解这种情况，我们将简要比较处理器的顺序执行与 FPGA 实现的内在并行性。 此外，在本模块中，我们还将熟悉应用优化流程。赛灵思 SDAccel 环境是一个完整的软件开发环境，用于创建、编译和优化 OpenCL 应用程序，目的是在赛灵思 FPGA 上进行加速。从设计者的角度来看，我们可以将在 SDAccel 环境中优化应用程序的流程分为三个阶段。这三个阶段是(1) 优化功能和性能；(2) 优化数据移动；(3) 优化内核计算。

在本模块中，我们将鸟瞰可用的 SDAccel 优化方法。 所介绍的优化方法并非唯一可用的优化方法，它们更像是一份优化 OpenCL 应用程序性能的建议列表，可作为考虑或进一步研究的出发点。在此背景下，我们将把这些 "建议 "分为三组优化：(1) 算术优化，(2) 数据相关优化，以及 (3) 内存相关优化。

在对可能的优化方法进行总体描述后，我们将在本模块中重点讨论四种具体的优化方法：(1) 循环解卷；(2) 循环流水线；(3) 数组分区；(4) 主机优化。首先，我们将介绍循环展开，即展开循环迭代，从而减少循环迭代次数，让循环体执行额外计算。这种技术可以暴露出额外的指令级并行性，Vivado HLS 可以利用这种并行性来实现最终的硬件设计。之后，我们将介绍循环流水线优化，将循环迭代的顺序执行转变为流水线执行，其中循环迭代在时间上重叠。之后，我们将介绍数组分区优化，它可以优化 BRAM 资源的使用，从而提高内核的性能。最后，在本模块的最后，我们将讨论与主机系统相关的优化，主机系统负责将数据传输到 FPGA 板或从 FPGA 板传输数据，以及发送启动内核执行的命令。