本课程也可以作为 ECEA 5361 的学分，是 CU Boulder 电子工程理学硕士学位的一部分。 逻辑设计的硬件描述语言使学生能够使用 VHDL 和 Verilog 设计电路，这是 FPGA 设计中最常用的设计方法。 它采用 Natural Processing 学习流程，使语言学习变得简单易行。 首先介绍简单的示例，然后介绍语言规则和语法，接着介绍更复杂的示例，最后使用测试台模拟来验证设计的正确性。 讲课内容通过许多编程例题得到强化，从而掌握语言技能。 完成本课程后，每个学生都将基本熟练掌握这两种语言，更重要的是，他们将掌握足够的知识，可以继续学习并自行掌握 Verilog 和 VHDL 的专业知识。 本课程包括特定的硬件和软件要求。请查看下面的常见问题以了解完整的详细信息。
用于 FPGA 设计的硬件描述语言
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您将学到什么
解释 HDL 在 FPGA 和 ASIC 设计输入和验证中的作用
利用 HDL 软件工具进行 FPGA 开发
您将获得的技能
要了解的详细信息
可分享的证书
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作业
1 个测验，5 项作业
授课语言：英语（English）
了解顶级公司的员工如何掌握热门技能
积累特定领域的专业知识
本课程是 嵌入式系统的 FPGA 设计 专项课程 专项课程的一部分
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- 向行业专家学习新概念
- 获得对主题或工具的基础理解
- 通过实践项目培养工作相关技能
- 获得可共享的职业证书
该课程共有4个模块
本模块介绍用于逻辑设计的 VHDL 语言的基础知识。 它介绍了如何使用 VHDL 作为 FPGA 和 ASIC 逻辑设计的设计入门方法。 为了提供背景信息，本课介绍了 VHDL 在 FPGA 设计流程中的应用。 然后用一个简单的例子（4 位比较器）作为该语言的第一个短语。 此外，还解释了 VHDL 规则和语法，以及语句、标识符和关键字。 最后，使用仿真软件工具 ModelSim 演示仿真作为测试 VHDL 电路设计的一种手段。 编程作业用于开发技能和巩固所介绍的概念。
涵盖的内容
10个视频6篇阅读材料2个作业4个编程作业1个讨论话题
本模块将进一步探讨如何使用 VHDL 语言进行逻辑设计。 将介绍和讲解许多组合和同步逻辑电路的实例，包括触发器、计数器、寄存器、存储器、三态缓冲器和有限状态机。 讲解并演示了分层设计方法和模块化设计技术。 还介绍了如何创建测试台，作为设计验证的一种手段。 通过编程作业，学生有充分的机会练习和完善自己的设计技术。
涵盖的内容
10个视频2篇阅读材料1个作业5个编程作业
本模块介绍用于逻辑设计的 Verilog 语言的基础知识。它介绍了如何使用 Verilog 作为 FPGA 和 ASIC 逻辑设计的设计入门方法，包括 Verilog 的发展历史。然后用一个简单的例子（4 位比较器）作为该语言的第一个短语。然后讲解 Verilog 规则和语法，以及语句、运算符和关键字。最后，使用仿真工具 ModelSim 演示了如何使用仿真来测试 Verilog 电路设计。 编程作业用于开发技能和巩固所介绍的概念。
涵盖的内容
9个视频2篇阅读材料1个测验1个作业4个编程作业
本模块将进一步探讨如何使用 Verilog 语言进行逻辑设计。 将介绍和解释许多组合和同步逻辑电路的实例，包括触发器、计数器、寄存器、存储器、三态缓冲器和有限状态机。 讲解并演示了分层设计方法和模块化设计技术。 还介绍了如何创建测试台，作为设计验证的一种手段。 学生有充分的机会按照编程作业的要求编写代码，练习和完善自己的设计技术。
涵盖的内容
10个视频2篇阅读材料1个作业5个编程作业
获得职业证书
将此证书添加到您的 LinkedIn 个人资料、简历或履历中。在社交媒体和绩效考核中分享。
攻读学位
课程 是 University of Colorado Boulder提供的以下学位课程的一部分。如果您被录取并注册，您已完成的课程可计入您的学位学习，您的学习进度也可随之转移。
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人们为什么选择 Coursera 来帮助自己实现职业发展
Felipe M.
自 2018开始学习的学生
''能够按照自己的速度和节奏学习课程是一次很棒的经历。只要符合自己的时间表和心情，我就可以学习。'
Jennifer J.
自 2020开始学习的学生
''我直接将从课程中学到的概念和技能应用到一个令人兴奋的新工作项目中。'
Larry W.
自 2021开始学习的学生
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Chaitanya A.
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学生评论
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HH
已于 May 14, 2020审阅
The Programming Assignments need to be more elaborate, things like reset is active low or active high and more details should be mentioned.
GM
已于 Aug 26, 2021审阅
Excellent course! A broad review of several topics! Great videos and great assignments! I have been loving this specialization!
AS
已于 May 6, 2020审阅
FIFO assignments in both Verilog and VHDL should define purpose of all the internal nets and registers listed in the problem.
常见问题
系统要求
能够运行所需 FPGA 开发工具的计算机
支持的 Operator 操作系统
Windows 10 或 11
最新的 Linux 操作系统 （如 RHEL 6.5、CentOS 6.5 或更高版本），可在 Windows 8 或 10 下使用本机或虚拟机
至少 8 GB 内存
至少 20 GB 可用磁盘空间，用于下载和安装 Quartus Prime Lite 16.1、ModelSim 16.1、编程工具和课程项目文件
硬件要求
本专项课程不需要硬件板。但是，对于第四门也是最后一门课程 ECEA 5363 FPGA Capstone：构建 FPGA 项目需要使用 DE10-Lite 板。
推荐硬件板
友晶 DE10-Lite
友晶 DE10-Lite 产品页面 （学术价格 ~$82）
软件要求
能够安装课程中提供的以下 FPGA 开发工具（Windows 版本）：
Quartus Prime Lite Edition 16.1
ModelSim Intel FPGA 版 16.1
Quartus 编程器和器件支持文件（MAX 10 和 Cyclone 器件系列）
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更多问题
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